Graphische Entwurfserfassung → Strukturerfassung
Schaltplaneditoren
bottom-up → komplexere Gebilde aus Primitivelementen
top-down → Prozessor, zerlegen in Steuer- und Rechenwerk, usw
wesentlich: Entwurf kann bereits im Editor auf Korrekthieit überprüft werden (Simulation)
FLoating Impulse: Pfui (Metastabilität, Ausgang bleibt irgendwo zwischen 0 und 1 hängen)
lässt sich mittels Simulator alles wunderbar vermeiden
Verzögerungszeit wird durch Wechselwirkungen zwischen Quellen und Kapazitäten beeinflusst
Verzögerungszeiten gefährlich → Bauteil aus zwei gegengeschalteten Transistoren, leiten zur Umschaltzeit beide aber ein bisschen → Stromspitzen, können Bauteil zerschiessen
Leistungsverbrauch auch wenn keine Zustandswechsel vorliegen (Ruhestrom)
viele Zustandswechsel in FSM → viele auch in Implementierung ⇒ Verbrauch auch via FSM abschätzbar
Beliebte Fehler: Vertauschung der Bitreihenfolge, Busaufteilung, …
Ergebnis: Geprüfte Netzliste aufgrund der “Electrical Design Rules”